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授業情報／Course information

科目一覧へ戻る 2019/08/20 現在

授業基本情報
科目名（和文）
／Course		 回路デザイン演習
科目名（英文）
／Course		 Logic Design Exercise
時間割コード
／Registration Code		 22144101
学部（研究科）
／Faculty		 情報工学部
学科（専攻）
／Department		 情報システム工学科
担当教員（○：代表教員）
／Principle Instructor （○） and Instructors		 ○横川　智教 , 有本　和民
オフィスアワー
／Office Hour		 横川　智教(1〜2Q：火曜 4 限，3〜4Q：火曜 3 限)
有本　和民(毎水曜日　５限目 場所：２５０３)
開講年度
／Year of the Course		 2017年度
開講期間
／Term		 後期
対象学生
／Eligible Students		 3年次生
単位数
／Credits		 2.0
授業概要情報
更新日
／Date of renewal		 2017/03/28
使用言語
／Language of Instruction		 日本語
オムニバス
／Omnibus		 該当なし
授業概略と目的
／Cource Description and Objectives		 論理回路の設計自動化手法の習得を主目標とする．代表的なハードウェア記述言語であるVerilog HDLを用いて，小規模な組合せ回路と順序回路の動作を記述し，論理合成およびシミュレーション手法を習得する．次に，単純な機能を持つCPUの設計を通して，目的に応じた仕様作成能力を養成し，大規模論理回路の設計手法を習得する．また，設計結果に関するプレゼンテーションを行うことにより，基礎的なコミュニケーション能力を養う．
履修に必要な知識・能力・キーワード
／Prerequisites and Keywords		 「電子情報回路」「論理回路」「計算機工学入門」「計算機アーキテクチャ」で学習する基本的な知識が必要である．
履修上の注意
／Notes
教科書
／Textbook(s)		 「FPGA プログラミング大全 Xilinx 編」（小林優 著，秀和システム）
参考文献等
／References		 「HDLによるVLSI設計」（深山正幸，北川章夫，秋田純一，鈴木正國 著，共立出版）
自主学習ガイド
／Expected Study Guide outside Coursework/Self-Directed Learning Other Than Coursework		 演習時間に行う課題について，教科書をよく読んで予習しておくこと．
資格等に関する事項
／Attention Relating to Professional License
備考
／Notes
授業計画詳細情報
No. 単元（授業回数）
／Unit (Lesson Number)		 単元タイトルと概要
／Unit Title and Unit Description		 時間外学習
／Preparation and Review		 配布資料
／Handouts
1 1 [ハードウェア開発環境]
Vivado Design Suite の使い方について学習する．
2 2～3 [論理合成]
LED点滅回路の作成と動作確認を行い，その拡張としてのLED点滅回路へのプッシュスイッチ入力の追加，ディスプレイへのパターン表示回路の作成を行う．
3 4～5 [論理シミュレーション]
Vivado 上での回路のシミュレーションおよびテストベンチの作成・実行について学習する．
4 6 [回路デバッグ]
ロジックアナライザによる実機検証について学習する．
5 7～8 [ハードマクロCPU]
Zynq システムの構築とプログラムの実行について学習する．
6 9～11 [CPU の設計]
各自が想定した用途に対して用いられる CPU の要件定義および設計を行う．
7 12 [設計プレゼンテーション]
CPU の要件定義および設計についてプレゼンテーションを行う．
8 13～15 [CPU の実装]
設計した CPU を FPGA 上へ実装する．
9 16 [実装プレゼンテーション]
CPU の設計および実装を行った成果についてプレゼンテーションを行う．
授業評価詳細情報
到達目標及び観点／Learning Goal and Specific Behavioral Viewpoints
No. 到達目標
／Learning Goal		 知識・理解
／Knowledge & Undestanding		 技能・表現
／Skills & Expressions		 思考・判断
／Thoughts & Decisions		 伝達・コミュニケーション
／Communication		 協働
／Cooperative Attitude
1 基本的な組合せ回路のVerilog HDLによる設計技術を身に付ける． ○ ○
2 基本的な順序回路のVerilog HDLによる設計技術を身に付ける． ○ ○
3 CPUの設計・作成手順を身に付ける． ○ ○ ○ ○
4 問題解決能力を身に付ける． ○ ○ ○
5 プレゼンテーション技術を身に付ける． ○ ○
成績評価方法と基準／Evaluation of Achievement
※出席は2/3以上で評価対象となります。
No. 到達目標
／Learning Goal		 定期試験
／Exam.		 成果発表
1 基本的な組合せ回路のVerilog HDLによる設計技術を身に付ける． ○
2 基本的な順序回路のVerilog HDLによる設計技術を身に付ける． ○
3 CPUの設計・作成手順を身に付ける． ○
4 問題解決能力を身に付ける． ○
5 プレゼンテーション技術を身に付ける． ○
評価割合（％）
／Allocation of Marks		 100

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